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목록valid-invalid bit (1)
포시코딩
[운영체제] 7. Memory Management (4)
키워드 multilevel paging, valid-invalid bit, protection bit, inverted page table, shared page, segmentation Multilevel Paging and Performance Address space가 더 커지면 다단계 페이지 테이블이 필요 각 단계의 페이지 테이블이 메모리에 존재하므로 logical address의 physical address 변환에 더 많은 메모리 접근 필요 TLB를 통해 메모리 접근 시간을 줄일 수 있음 4단계 페이지 테이블을 사용하는 경우 메모리 접근 시간이 100ns, TLB 접근 시간이 20ns이고 TLB hit ratio가 98%인 경우 effective memory access time = 0.98 ..
CS (Computer Science)
2023. 5. 17. 08:44